IIIE 20352
INSTITUTO DE INVESTIGACIONES EN INGENIERIA ELECTRICA "ALFREDO DESAGES"
Unidad Ejecutora - UE
congresos y reuniones científicas
Título:
A PWL ASIC Design for Maximum Throughput
Autor/es:
O. LIFSCHITZ, P. JULIÁN, O. AGAMENNONI
Lugar:
Buenos Aires
Reunión:
Congreso; Escuela Argentina de Microelectrónica, Tecnología y Aplicaciones; 2013
Institución organizadora:
Universidad Tecnológica Nacional - FRBA
Resumen:
This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.
