INVESTIGADORES
CASTIÑEIRA MOREIRA Jorge
congresos y reuniones científicas
Título:
IMPLEMENTACION PARAMÉTRICA EN FPGA DE UN DECODIFICADOR LDPC PARA CUALQUIER TIPO DE MATRIZ PARIDAD Y TASA DE CÓDIGO
Autor/es:
ARNONE, L. J.; GONZALEZ, C. M.; GAYOSO, A.; CASTIÑEIRA MOREIRA, J.
Lugar:
Puebla, México
Reunión:
Congreso; XIV IBERCHIP; 2008
Institución organizadora:
IBERCHIP
Resumen:
Los códigos con matriz de paridad de baja densidad (LDPC) son considerados ampliamente como uno de los códigos correctores de errores a ser usados en sistemas de comunicaciones de la próxima generación. En este trabajo se presenta la implementación de un decodificador LDPC en FPGA, que permite trabajar con cualquier tipo de matriz paridad (incluidas las generadas aleatoriamente, las generadas con una determinada regla de construcción, como las quasi-cíclicas, sean de tipo sistemático, o no sistemático), y se adapta en forma parametrica cualquiera sea la tasa del código k/n. Esto le otorga una amplia versatilidad de aplicación y permite la utilización de los códigos LDPC mas eficientes, que son los que utilizan matrices generadas aleatoriamente.En la implementación se utiliza un algoritmo de decodificación de suma-resta en punto fijo, el cual está basado en el algoritmo de suma-producto introducido por D. J. C. MacKay y R. M. Neal.
