INVESTIGADORES
CASTIÑEIRA MOREIRA Jorge
congresos y reuniones científicas
Título:
IMPLEMENTACIÓN EN FPGA DE DECODIFICADORES LDPC DE BAJA COMPLEJIDAD
Autor/es:
ARNONE, L. J.; GONZALEZ, C. M.; GAYOSO, A.; RABINI, M.; CASTIÑEIRA MOREIRA, J.
Lugar:
Buenos aires
Reunión:
Congreso; Congreso Argentino de Sistemas Embebidos (CASE) 20112; 2011
Institución organizadora:
UTN-FRBA
Resumen:
Los c´odigos con matriz de paridad de baja densidad LDPC son considerados ampliamente como uno de los codigos correctores de errores a ser usados en sistemas de comunicacionesde la pr´oxima generaci´on. En este trabajo se presenta la implementaci´on de dos decodificadores LDPC en FPGA, que permiten trabajar con cualquier tipo de matriz paridad (incluidaslas generadas aleatoriamente, las generadas con una determinada regla de construcci´on, como las quasi-c´ıclicas, sean de tipo sistemático, o no sistemático), y se adapta en forma param´etricacualquiera sea la tasa del cóodigo k/n.Ambas implementaciones son de baja complejidad, debido a que s´olo utilizan operaciones de suma-resta y b´usqueda en tablas. El segundo decodificador implementado tiene la ventaja queno requiere el conocimiento de la proporci´on de señal a ruido de la señnal recibida del canal.
